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8位verilog加法器
1465617980 | 2019-08-06 14:26:45    阅读:64   发布文章

本案例:明德扬首创全新FPGA设计技巧--至简设计法,教你如何一步一步去完成一个复杂电路的设计,里面很多有实用技巧,熟练运用这些技巧,有助于你写出非常优秀的FPGA设计代码。非常简洁易读,欢迎比较。


一、功能描述


用Verilog HDL来描述加法器是相当容易的,只需要把运算表达式写出来即可,本案例用加法运算符实现了8位加法器的功能。


二、平台效果图


仿真效果图


发布.png 


三、实现过程


输入输出信号列表如下:


信号名

I/O

位宽

说明

clk

I

1

系统工作时钟50M

rst_n

I

1

系统复位信号,低电平有效

vld_in

I

2

输入有效指示信号

a

I

8

数据a

b

I

8

数据b

sum

O

8

cout

O

1

输出进位

vld_out

O

1

输出有效指示信号

 

只需将运算表达式写出了即可:


{cout,sum} <= a + b;


以此实现了8位加法器的功能。


代码资料下载:http://pan.baidu.com/s/1hs0wfZI

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